阿斯麦赢得台积电和三星承诺，使用其新一代EUV光刻机
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三星与ASML合作开发下一代EUV光刻掩模版
BlockBeats 消息，9 月 9 日，据首尔经济日报，三星电子将与全球最大的光刻设备制造商 ASML 共同开发高数值孔径（High-NA）极紫外（EUV）光刻技术。三星正参与一项旨在推动行业标准转变的工作，即将自 20 世纪 80 年代以来一直使用的 6 英寸光掩模版转向 12 英寸版本，并力争率先基于高 NA EUV 设备建立 DRAM 量产体系。 三星计划从 2028 年开始将高 NA EUV 设备应用于 DRAM 生产，随后进一步将这项技术扩展至 1.4 纳米先进逻辑工艺，以推动其晶圆代工业务发展。扩大掩模版尺寸旨在弥补 EUV 技术的局限。高 NA EUV 的数值孔径比传统 EUV 高 66%，能够形成更加精细的电路图案。将目前使用的 6 英寸掩模版替换为 12 英寸掩模版，可以提高晶圆厂生产效率并降低芯片制造成本。
三星拟于2028年前将高NA EUV用于DRAM量产
火星财经消息 9月8日，三星电子与阿斯麦（ASML）宣布扩大战略合作。三星将加入推动12英寸光罩技术发展的行业合作计划，并计划于2028年前首次将阿斯麦高数值孔径（High NA）极紫外光刻（EUV）技术用于DRAM大规模生产。三星表示，12英寸光罩有望提高晶圆厂生产效率、降低芯片制造成本，并减少光罩拼接限制。高NA EUV则有望延长DRAM制程微缩路线，通过更高分辨率简化工艺并提升生产效率。三星还将与行业合作伙伴共同开发12英寸光罩技术及配套基础设施。（广角观察）
英特尔与阿斯麦推进高NA EUV量产，已处理超100万片晶圆
火星财经消息 9月8日，英特尔晶圆代工（Intel Foundry）与阿斯麦（ASML）宣布，双方正持续推进高数值孔径（High NA）极紫外光刻（EUV）技术的量产应用。英特尔目前已通过早期设备认证、研发及部分量产环节处理超过100万片晶圆，高NA EUV已用于英特尔酷睿Ultra 3系列处理器“Panther Lake”部分层的量产。英特尔表示，采用高NA EUV的英特尔18A制程产品性能达到或超过使用传统0.33数值孔径EUV光刻平台的同类层。双方还将继续推动光罩从目前的6英寸向6×12英寸大尺寸光罩过渡，同时通过光罩拼接技术，让客户在现有6英寸光罩条件下获得高NA EUV的部分优势。（广角观察）
三星计划 2030 年 1 纳米工艺导入 High-NA EUV 技术
ChainCatcher 消息，三星电子半导体研究所 Foundry 工艺开发团队朴昌民在“2026 下一代光刻+图案化学术大会”上表示，公司计划从 1 纳米（A10）工艺开始应用 High-NA EUV 技术，目标在 2030 年左右实现量产。三星目前在 2 纳米及以下工艺中仍采用现有 0.33 NA EUV 的多重图案化方案，计划 2029 年量产 1.4 纳米，后续再推进至 1 纳米。 High-NA EUV 将透镜数值孔径（NA）从 0.33 提升至 0.55，分辨率更高，可将原先需多重图案化的超微细工艺简化为单次图案化，有利于降低制造成本、提升生产效率和设计灵活性。但该技术难度高、设备昂贵，且需要配套材料技术同步升级。朴昌民预计 1.4 纳米和 1 纳米工艺仍以 0.33 NA EUV 多重图案化为主流，此后 High-NA 图案化将成为新一代工艺的核心技术。
阿斯麦：英特尔实现High NA EUV高数值孔径光刻量产应用
火星财经消息 7月15日消息，阿斯麦宣布，英特尔代工已在Intel 18A工艺节点上，利用阿斯麦高数值孔径极紫外（High NA EUV）光刻技术量产部分Intel Core Ultra Series 3（代号Panther Lake）处理器，成为全球首家实现High NA EUV逻辑芯片高产量出货的企业。双方表示，Intel 18A部分工艺层已完成High NA EUV双重认证，产品良率已达到现有NXE EUV平台水平，并将继续推进该技术在未来制程节点的应用。（广角观察）
台积电将于 2030 年起量产采用 ASML 高 NA EUV 光刻机
ChainCatcher 消息，台积电 9 月 8 日宣布，将从 2030 年起在量产中采用荷兰 ASML 制造的极端紫外线（EUV）光刻装置新型“高 NA”机。双方同日还表示，将开展行业横断的高 NA 机改良工作。ASML 垄断供应用于形成纳米级超微细电路的 EUV 光刻机，并于 2023 年 12 月起开始出货可描绘更细电路的高 NA 机。英特尔已引入高 NA 机，台积电此前因成本高等原因推迟量产采用。台积电与 ASML 将启动行业横断项目，把作为电路原版的光掩模从目前的 6 英寸（约 15 厘米）方形大型化为 12 英寸方形，并开发对应大型掩模的高 NA 机及相关部件。计划于 2031 年前设立大型掩模试制产线，2033 年前使对应大型掩模的高 NA 机达到可投入先进半导体生产的状态。主要半导体制造商及掩模企业等已对参与表示兴趣。高 NA 机可描绘更细电路，但单次可描绘面积减为传统机型的一半，绘制大型芯片电路时需分多次曝光，工序复杂、成本上升。通过光掩模大型化可扩大曝光面积、降低成本。台积电董事长兼首席执行官魏哲家当日表示，将汇集全行业专业知识，持续推进使先进技术可广泛使用的技术创新，并传递其益处。