消息称SK海力士推进EUV工艺 开始引入新材料PSM
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三星电子计划在1nm级制程节点实现High NA EUV商业应用
火星财经消息,三星电子计划在1nm级工艺制程节点实现High NA EUV设备的商业化应用。三星电子晶圆代工工艺开发团队朴昌民表示，对于2nm的SF2和1.4nm的SF1.4两个近期节点来说，High NA EUV光刻图案化技术仍不算成熟。而更高的图案化分辨率将在1nm级成为刚需，因此三星晶圆代工正以此为目标与合作伙伴联合研发。考虑到三星晶圆代工此前将2029年设定为SF1.4的量产时点并计划在2030年推出改进型SF1.4+，其1nm节点最快也要到2030年才会推出。 （ZDNET Korea）
三星拟于2028年前将高NA EUV用于DRAM量产
火星财经消息 9月8日，三星电子与阿斯麦（ASML）宣布扩大战略合作。三星将加入推动12英寸光罩技术发展的行业合作计划，并计划于2028年前首次将阿斯麦高数值孔径（High NA）极紫外光刻（EUV）技术用于DRAM大规模生产。三星表示，12英寸光罩有望提高晶圆厂生产效率、降低芯片制造成本，并减少光罩拼接限制。高NA EUV则有望延长DRAM制程微缩路线，通过更高分辨率简化工艺并提升生产效率。三星还将与行业合作伙伴共同开发12英寸光罩技术及配套基础设施。（广角观察）
三星计划 2030 年 1 纳米工艺导入 High-NA EUV 技术
ChainCatcher 消息，三星电子半导体研究所 Foundry 工艺开发团队朴昌民在“2026 下一代光刻+图案化学术大会”上表示，公司计划从 1 纳米（A10）工艺开始应用 High-NA EUV 技术，目标在 2030 年左右实现量产。三星目前在 2 纳米及以下工艺中仍采用现有 0.33 NA EUV 的多重图案化方案，计划 2029 年量产 1.4 纳米，后续再推进至 1 纳米。 High-NA EUV 将透镜数值孔径（NA）从 0.33 提升至 0.55，分辨率更高，可将原先需多重图案化的超微细工艺简化为单次图案化，有利于降低制造成本、提升生产效率和设计灵活性。但该技术难度高、设备昂贵，且需要配套材料技术同步升级。朴昌民预计 1.4 纳米和 1 纳米工艺仍以 0.33 NA EUV 多重图案化为主流，此后 High-NA 图案化将成为新一代工艺的核心技术。
阿斯麦：英特尔实现High NA EUV高数值孔径光刻量产应用
火星财经消息 7月15日消息，阿斯麦宣布，英特尔代工已在Intel 18A工艺节点上，利用阿斯麦高数值孔径极紫外（High NA EUV）光刻技术量产部分Intel Core Ultra Series 3（代号Panther Lake）处理器，成为全球首家实现High NA EUV逻辑芯片高产量出货的企业。双方表示，Intel 18A部分工艺层已完成High NA EUV双重认证，产品良率已达到现有NXE EUV平台水平，并将继续推进该技术在未来制程节点的应用。（广角观察）
三星电子调整下一代 DRAM 路线图，将 B1b 命名为 D0a
ChainCatcher 消息，据 ZDNet Korea 报道，三星电子调整下一代 DRAM 战略，将此前以项目形式开发的 B1b 纳入正式路线图，并命名为首款 10 纳米以下 DRAM D0a。此前 D0a 指垂直晶体管 DRAM，现该产品被单独归类为 D0a-V。此次更名是为加快在通用 DRAM 中导入先进封装。B1b 将存储单元与周边驱动电路分别在不同晶圆上制造后再键合，采用晶圆对晶圆混合键合，通过铜互连直接连接。目前已商用 DRAM 为 1c，即第 6 代 10 纳米级、线宽约 11 至 12 纳米；下一代 1d 为第 7 代 10 纳米级、线宽约 10 至 11 纳米，被视为事实上最后的 10 纳米级产品，相关线宽属于营销用语而非实际物理尺寸。垂直晶体管可将单元内晶体管垂直布置，把单元面积从 6F² 缩至 4F²，但需应对高深宽比刻蚀和漏电流，开发难度较高。晶圆对晶圆混合键合已在 CMOS 图像传感器和高堆叠 NAND 中量产应用。三星电子正评估将 B1b 用于第 8 代高带宽内存 HBM5。HBM5 预计约 2029 年量产，目标是较 HBM4E 将运行速度提高 50% 以上。业界估计，基于 B1b 的 D0a DRAM 最快约两年后商用，具体量产投资日程或于明年年中确定。
三星与ASML合作开发下一代EUV光刻掩模版
BlockBeats 消息，9 月 9 日，据首尔经济日报，三星电子将与全球最大的光刻设备制造商 ASML 共同开发高数值孔径（High-NA）极紫外（EUV）光刻技术。三星正参与一项旨在推动行业标准转变的工作，即将自 20 世纪 80 年代以来一直使用的 6 英寸光掩模版转向 12 英寸版本，并力争率先基于高 NA EUV 设备建立 DRAM 量产体系。 三星计划从 2028 年开始将高 NA EUV 设备应用于 DRAM 生产，随后进一步将这项技术扩展至 1.4 纳米先进逻辑工艺，以推动其晶圆代工业务发展。扩大掩模版尺寸旨在弥补 EUV 技术的局限。高 NA EUV 的数值孔径比传统 EUV 高 66%，能够形成更加精细的电路图案。将目前使用的 6 英寸掩模版替换为 12 英寸掩模版，可以提高晶圆厂生产效率并降低芯片制造成本。